FPGA-Design mit C/C++ und High-Level Synthese

Beschreibung

Die so genannte „High-Level Synthese“ (HLS) von C/C++-Code erlaubt die Implementierung von Algorithmen in Hardware, beispielsweise einem FPGA. Gegenüber dem traditionellen Entwurf von FPGAs mit VHDL oder Verilog ermöglicht die Beschreibung von Hardware mit C/C++-Code und deren Umsetzung in Hardware mit HLS eine wesentlich höhere Produktivität.

Ziel des Seminars

Das Seminar bietet mit Vorträgen und praktischen Übungen eine Einführung in den Entwurf von IP-Cores für FPGAs durch C/C++-Code und High-Level Synthese. Verwendet wird hierbei das in der Xilinx Vivado Toolkette verfügbare Werkzeug „Vivado HLS“.
Die Teilnehmer werden mit der Funktionsweise der HLS und den wesentlichen Arbeitsschritten bei Vivado HLS vertraut gemacht. Im Rahmen der praktischen Übungen wird auch gezeigt, wie die Syntheseergebnisse interpretiert werden können und wie man daraus Erkenntnisse für Optimierungen ableitet.
Abgerundet wird das Seminar durch eine Darstellung der Optimierungsmöglichkeiten der synthetisierten Hardware durch Pipelining, Entrollen von Schleifen und der Optimierung von Feldern.

Voraussetzungen
Kenntnisse in C/C++ sind notwendig, Kenntnisse im FPGA-Entwurf hilfreich.

Teilnehmerkreis

Das Seminar richtet sich an Entwickler, die sich mit der Entwicklung von digitalen Schaltungen und Systemen auf FPGAs befassen.

Seminarthemen im Überblick

Montag, 22. Oktober 2018
9.00 bis 12.15 und 13.45 bis 17.00 Uhr

High-Level Synthese und ihre Rolle im Entwurf von FPGAs
> HLS im Entwurfsablauf
> Design Space Exploration
> Entwurfsmetriken

Funktionsweise der High-Level Synthese
> Funktionen und Hierarchien
> Interface- und Algorithmen-Synthese
> Scheduling, Binding und FSM Extraktion

Übungseinheit 1: Einführung in die High-Level Synthese mit Vivado HLS

Datentypen für die HLS
> Standard-Datentypen
> Integer mit variabler Bitbreite
> Fixpunkt-Datentypen

Übungseinheit 2: Datentypen

Dienstag, 23. Oktober 2018
9.00 bis 12.15 und 13.45 bis 17.00 Uhr

Interface-Synthese
> Block-Level und Port-Level-Protokolle
> Zeiger und Felder als Argumente
> AXI-Bus-Interfaces

Übungseinheit 3: Interface-Synthese

Pipelining von Funktionen und Schleifen
> Einführung in Pipelining
> Pipelining von Funktionen
> Pipelining von Schleifen

Optimierung von Feldern und Entrollen von Schleifen
> Partitionierung von Feldern
> Reshaping von Feldern
> Entrollen von Schleifen

Übungseinheit 4: Optimierung

Referenten

Prof. Dr.-Ing. Frank Kesel
Hochschule Pforzheim. Verbindet die Theorie zum Entwurf komplexer Integrierter Schaltungen mit praktischer Erfahrung (ASIC Design bei Robert Bosch GmbH, Reutlingen und Philips Semiconductors AG, Zürich). Er ist stellvertretender Sprecher der Multi-Project-Chip-Gruppe der Hochschulen in Baden-Württemberg und einer der Autoren des Buches „Entwurf von digitalen Schaltungen und Systemen mit HDLs undFPGAs – Einführung mit VHDL und SystemC“, Oldenbourg Wissenschaftsverlag, 2009.

Termine & Preise

Extras
Die Seminarteilnahme beinhaltet Verpflegung und ausführliche Seminarunterlagen.

Die Teilnehmerzahl ist auf 12 Teilnehmer begrenzt, um den optimalen Lernerfolg zu garantieren.

Kosten
Die Kosten betragen pro Teilnehmer EUR 1.100,00(MwSt.-frei), inklusive aller Extras.