--- title: Seminar FPGA-Programmierung mit C/C++ und Vitis HLS url: "https://www.tae.de/weiterbildung/it-ki/softwareentwicklung/fpga-programmierung-mit-c/c-und-vitis-hls/" description: "IP-Cores für Xilinx FPGAs mit Vitis HLS schneller entwickeln, Design-Alternativen vergleichen und Performance optimieren ▷ Was lernen Sie konkret?In diesem praxisorientierten Seminar steigen Sie Schritt für Schritt in den FPGA-Entwurf mit C/C++ und High-Level Synthese ein. Vorträge und praktische Übungen wechseln sich ab,..." image: "https://www.tae.de/_assets/cf7b9e929dc16279bbae7f6de48311fe/Assets/Images/OgImageTaeFocus-2026.png" date: 2026-10-07 course_identifier: 36451 course_type: OS course_state: buchbar course_delivery_type: Standard course_duration: 2 Tage course_price_eur: 1650.00 course_departments: - "IT & KI" - "Elektrotechnik & Elektronik" - Automotive course_categories: - Softwareentwicklung - "Bauelemente & Systeme" - "Fahrzeugelektronik, Software & Connectivity" next_event_end: 2026-10-08 next_event_location: Technische Akademie Esslingen upcoming_dates: - 2026-10-07 bis 2026-10-08, Technische Akademie Esslingen - 2027-03-10 bis 2027-03-11, Technische Akademie Esslingen course_speakers: - Prof. Dr.-Ing. Frank Kesel, Hochschule Pforzheim --- # Seminar FPGA-Programmierung mit C/C++ und Vitis HLS FPGA-Programmierung mit C/C++ und Vitis HLS ============================================= IP-Cores für Xilinx FPGAs mit Vitis HLS schneller entwickeln, Design-Alternativen vergleichen und Performance optimieren -------------------------------------------------------------------------------------------------------------------------- Beginn: 07.10.2026 - 08:45 Uhr Ende: 08.10.2026 - 16:15 Uhr Dauer: 2,0 Tage weitere Termine [ 10.03.2027, Ostfildern ](#additionaldates) Ostfildern [ ](https://www.tae.de/lernsettings/) Veranstaltungsnr.: 36451.00.001 Leitung [ Prof. Dr.-Ing. Frank Kesel ](#speaker58) Hochschule Pforzheim Präsenz EUR 1.650,00 (MwSt.-frei) Mitgliederpreis EUR 1.485,00 (MwSt.-frei) [ Zuschüsse nutzen ](#gebuehren-foerderung) Beschreibung **Warum sollten Sie dieses Seminar besuchen?** Sie entwickeln FPGA-basierte Systeme und stehen vor der Herausforderung, **komplexe Algorithmen schnell und effizient in Hardware umzusetzen**? Vielleicht kennen Sie auch diese Situation: Der klassische **FPGA-Entwurf mit VHDL oder Verilog** kostet viel Zeit, Iterationen dauern lange und Optimierungen sind aufwendig. Mit **High-Level Synthese (HLS)** gehen Sie einen deutlich produktiveren Weg. Sie beschreiben Hardware mit **C/C++** und erzeugen daraus automatisch optimierte FPGA-Architekturen. Dadurch verkürzen Sie Entwicklungszeiten erheblich und können schneller verschiedene Designvarianten vergleichen. In diesem Seminar lernen Sie, wie Sie **Algorithmen mit C/C++ effizient für FPGAs entwickeln**, **High-Level Synthese gezielt einsetzen** und **IP-Cores für moderne MP SoC-Systeme** erstellen. Sie arbeiten mit **Vitis HLS aus der Xilinx Vitis Toolkette**, analysieren Syntheseergebnisse und optimieren Ihre Hardware gezielt auf **Performance, Latenz und Ressourcenverbrauch**. Das Ergebnis: Sie entwickeln **FPGA-Designs schneller, strukturierter und effizienter** – und steigern gleichzeitig die Qualität Ihrer Implementierungen. **Ziel der Weiterbildung** **Was lernen Sie konkret?** In diesem praxisorientierten Seminar steigen Sie Schritt für Schritt in den **FPGA-Entwurf mit C/C++ und High-Level Synthese** ein. Vorträge und praktische Übungen wechseln sich ab, sodass Sie das Gelernte sofort anwenden. Nach dem Seminar können Sie: - **Algorithmen in C/C++ für FPGA-Hardware beschreiben und synthetisieren** - mit **Vitis HLS innerhalb der Vitis Toolkette** arbeiten - verschiedene **Hardware-Architekturen aus einem C/C++-Code generieren und vergleichen** - **Syntheseberichte analysieren und gezielt Optimierungen ableiten** - den Einfluss von **Datentypen, Bitbreiten und Fixpunktarithmetik** auf Ressourcen und Performance bewerten - **Interfaces für IP-Cores entwickeln**, einschließlich **AXI-Busschnittstellen** - eigene **IP-Cores in ein FPGA-basiertes System** integrieren - Hardware gezielt durch **Pipelining, Entrollen und Schleifen** beschleunigen Sie erhalten damit das notwendige Know-how, um **High-Level Synthese im FPGA-Design professionell einzusetzen** und Entwicklungsprozesse deutlich zu beschleunigen. [ ![CHIP: Herausragend / Programmierung / Analyse von 185 IT-Weiterbildern November 2025](https://www.tae.de/typo3temp/assets/_processed_/1/c/csm_Globis_IT_Weiterbilder_TAE_Herausragend_2025_873485e114.png) ](https://www.tae.de/chip-it-weiterbildungsstudie-tae-ausgezeichnet/) Programm Mittwoch, 7. und Donnerstag, 8. Oktober 2026 jeweils von 8:45 bis 16:15 Uhr, inkl. Pausen **TAG 1** **1. High-Level Synthese und ihre Rolle im Entwurf von FPGAs** - HLS im Entwurfsablauf - Design Space Exploration - Entwurfsmetriken **2. Funktionsweise der High-Level Synthese** - Funktionen und Hierarchien - Interface- und Algorithmen-Synthese - Scheduling, Binding und FSM Extraktion **3. Übungseinheit 1+2: Einführung in die High-Level Synthese mit Vitis HLS** **4. Datentypen für die HLS** - Standard-Datentypen - Integer mit variabler Bitbreite - Fixpunkt-Datentypen **TAG 2** **5. Interface-Synthese** Block-Level und Port-Level-Protokolle Zeiger und Felder als Argumente AXI-Bus-Interfaces **6. Übungseinheit 3+4: Interface-Synthese** **9. Pipelining von Funktionen und Schleifen** Einführung in Pipelining Pipelining von Funktionen Pipelining von Schleifen Dataflow Pipelining **10. Optimierung von Feldern und Entrollen von Schleifen** Partitionierung von Feldern Reshaping von Feldern Entrollen von Schleifen **11. Übungseinheit 5: Optimierung** Teilnehmer:innenkreis Für wen ist dieses Seminar geeignet? Dieses Seminar richtet sich an **Entwicklerinnen und Entwickler im Bereich FPGA-Design, Embedded Systems und digitale Signalverarbeitung**, die moderne Methoden der Hardwareentwicklung nutzen möchten. Besonders profitieren: - **FPGA-Entwickler**, die ihre Produktivität durch **High-Level Synthese** steigern wollen - **Embedded- und SoC-Entwickler**, die eigene **IP-Cores entwickeln und integrieren** möchten - **Hardwareentwickler**, die Algorithmen effizient auf **FPGA-Plattformen** implementieren wollen - **C/C++-Programmierer**, die in die **Hardwareentwicklung mit FPGAs** einsteigen möchten Voraussetzung sind **Kenntnisse in C/C++**. Erfahrung im **FPGA-Design** ist hilfreich, aber nicht zwingend erforderlich. Referent:innen Prof. Dr.-Ing. Frank KeselHochschule Pforzheim Hochschule Pforzheim. Prof. Dr.-Ing. Frank Kesel verfügt über eine zehnjährige Industrieerfahrung in der Entwicklung von digitalen ASICs. Seit mehr als 20 Jahren ist Prof. Kesel in der Hochschulausbildung tätig, mit dem Schwerpunkt Entwicklung von digitalen Systemen auf programmierbarer Hardware (FPGA) und Programmierung von Mikrocontrollern. Prof. Kesel ist mit diesen Themen ebenfalls seit vielen Jahren in der beruflichen Weiterbildung an der Technischen Akademie in Esslingen tätig, im Rahmen von berufsbegleitenden Studiengängen und Industrieseminaren. Neben den Lehrtätigkeiten arbeitet Prof. Kesel am Thema Entwicklung von digitalen Systemen auch im Rahmen von industriellen und öffentlich geförderten Forschungsprojekten. Weitere Veranstaltungen [Digitales Hardwaredesign mit VHDL und FPGAs](https://www.tae.de/weiterbildung/elektrotechnik-elektronik/bauelemente-systeme/digitales-hardwaredesign-mit-vhdl-und-fpgas/) Veranstaltungsort und Hotel Technische Akademie Esslingen An der Akademie 5 73760 Ostfildern [Anfahrt](https://www.google.de/maps/dir//48.7157380000000000,9.2905800000000000/@48.7157380000000000,9.2905800000000000,12z)Die TAE befindet sich im Südwesten Deutschlands im Bundesland Baden-Württemberg – in unmittelbarer Nähe zur Landeshauptstadt Stuttgart. Unser Schulungszentrum verfügt über eine hervorragende Anbindung und ist mit allen Verkehrsmitteln gut und schnell zu erreichen. ![Anfahrt und Parken: TAE - Technische Akademie Esslingen](https://www.tae.de/fileadmin/_processed_/7/9/csm_Header_Anreise_2c44327494.jpg "Anfahrt und Parken: TAE - Technische Akademie Esslingen") Gebühren und Fördermöglichkeiten Die Teilnahme beinhaltet [Verpflegung](https://www.tae.de/service/verpflegung/) sowie ausführliche Unterlagen. **Preis:** Die Teilnahmegebühr beträgt: 1.650,00 € (MwSt.-frei) **Fördermöglichkeiten:** Bei einem Großteil unserer Veranstaltungen profitieren Sie von bis zu 70 % Zuschuss aus der [ESF-Fachkursförderung](https://www.tae.de/foerdermoeglichkeiten/esf/). Bisher sind diese Mittel für den vorliegenden Kurs nicht bewilligt. Dies kann verschiedene Gründe haben. Wir empfehlen Ihnen daher, Kontakt mit unserer [Anmeldung](https://www.tae.de/service/kontakt/) aufzunehmen. Diese gibt Ihnen gerne Auskunft über die Förderfähigkeit der Veranstaltung. Weitere Bundesland-spezifische Fördermöglichkeiten finden Sie [hier](https://www.tae.de/foerdermoeglichkeiten/sonstige-bund-laender-eu/). Weitere Termine und Orte Datum Beginn: 10.03.2027 Ende: 11.03.2027 Lernsetting & Ort Ostfildern [ ](https://www.tae.de/lernsettings/) Preis EUR 1.650,00 [ In den Warenkorb ](https://www.tae.de/weiterbildung/it-ki/softwareentwicklung/fpga-programmierung-mit-c/c-und-vitis-hls/cart/add/event/182153/cart.html?cHash=26f4064f426b0ff93e716db88b9c53af) Bewertungen unserer Teilnehmer Noch keine Bewertung für diesen Kurs vorhanden. Hier finden Sie eine [Übersicht aller Rezensionen](https://www.tae.de/bewertungen/) .