Digitales Hardwaredesign mit VHDL und FPGAs
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Digitales Hardwaredesign mit VHDL und FPGAs
Prof. Dr.-Ing. Frank Kesel
Hochschule Pforzheim.
Prof. Dr.-Ing. Frank Kesel verfügt über eine zehnjährige Industrieerfahrung in der Entwicklung von digitalen ASICs. Seit mehr als 20 Jahren ist Prof. Kesel in der Hochschulausbildung tätig, mit dem Schwerpunkt Entwicklung von digitalen Systemen auf programmierbarer Hardware (FPGA) und Programmierung von Mikrocontrollern. Prof. Kesel ist mit diesen Themen ebenfalls seit vielen Jahren in der beruflichen Weiterbildung an der Technischen Akademie in Esslingen tätig, im Rahmen von berufsbegleitenden Studiengängen und Industrieseminaren. Neben den Lehrtätigkeiten arbeitet Prof. Kesel am Thema Entwicklung von digitalen Systemen auch im Rahmen von industriellen und öffentlich geförderten Forschungsprojekten.
Ziel der Weiterbildung
Das Ziel des Seminars ist eine praxisorientierte VHDL-Grundlagenschulung. Sie lernen die wesentlichen VHDL-Konstruktionen kennen, die für die Entwicklung von digitaler, synchroner Hardware benötigt werden. Ferner wird gezeigt, wie Korrektheit und Funktionalität des VHDL-Codes durch Simulationen überprüft werden können. Anhand von vielen praktischen Beispielen lernen Sie auch mögliche Fallstricke kennen, so dass Sie durch das Seminar Ihre Einlernphase für VHDL erheblich verkürzen.Mittwoch, 15. bis Freitag, 17. Mai 2024
8.45 bis 12.00 und 13.30 bis 16.45 Uhr
1. Einführung in den Hardwareentwurf mit VHDL
– ASICs, PLDs und FPGAs
– Modellierung von digitalen Schaltungen
– Entwurfsablauf und Entwurfswerkzeuge
2. FPGAs und synchrone Schaltungen
– Aufbau von SRAM-FPGAs
– Beispiel Xilinx Artix-7-Serie
– synchrone Schaltungen
3. Grundlegende Konzepte von VHDL
– Entity und Architecture
– Verhaltensbeschreibungen und Prozesse
– Strukturbeschreibungen
– Testbenches
4. Objekte, Datentypen und Operatoren
– Deklaration und Verwendung von Objekten
– Datentypen
– mehrwertige Logik
– Arithmetik in VHDL
– Operatoren für Hardware-Datentypen
– Gültigkeitsbereich von Objekten
– Generics
5. Sequentielle und nebenläufige Anweisungen
– IF- und CASE-Verzweigungen
– Schleifen
– unbedingte und bedingte nebenläufige Anweisung
– Schaltwerke
– Schaltwerke und Zähler
6. Simulation von VHDL-Modellen
7. Spezielle Themen
– Synchronisation von asynchronen Signalen
– Initialisierung der Schaltung
8. Übungen: Erstellung und Simulation von VHDL-Modellen
Prof. Dr.-Ing. Frank Kesel
ONLINE
Die Teilnahme beinhaltet ausführliche Unterlagen.
Preis:
Die Teilnahmegebühr beträgt:
1.540,00 €
(MwSt.-frei)
pro Teilnehmer
Fördermöglichkeiten:
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