Digitales Hardwaredesign mit VHDL und FPGAs

Beschreibung

Für digitales Hardwaredesign mit FPGAs ist VHDL mittlerweile eine unverzichtbare Programmiersprache. Ihr Einsatz ermöglicht eine erhebliche Verkürzung der Entwicklungszeiten sowie eine „Portierung“ des einmal entwickelten Programmcodes auf beliebige FPGAs/PLDs bis hin zur ASIC-Entwicklung.

Ziel der Weiterbildung

Das Ziel des Seminars ist eine praxisorientierte VHDL-Grundlagenschulung. Sie lernen die wesentlichen VHDL-Konstruktionen kennen, die für die Entwicklung von digitaler, synchroner Hardware benötigt werden. Ferner wird gezeigt, wie Korrektheit und Funktionalität des VHDL-Codes durch Simulationen überprüft werden können. Anhand von vielen praktischen Beispielen lernen Sie auch mögliche Fallstricke kennen, so dass Sie durch das Seminar Ihre Einlernphase für VHDL erheblich verkürzen.

Teilnehmer:innenkreis

Hardware- und Software-Designer mit Grundkenntnissen in Digitaltechnik, die mehr über den Einsatz von VHDL in der Entwicklung von digitaler Hardware wissen möchten.

Inhalte

Montag, 12. bis Mittwoch, 14. September 2022
8:45 bis 12:00 und 13:30 bis 16:45 Uhr

1. Einführung in den Hardwareentwurf mit VHDL
> ASICs, PLDs und FPGAs
> Modellierung von digitalen Schaltungen
> Entwurfsablauf und Entwurfswerkzeuge

2. FPGAs und synchrone Schaltungen
> Aufbau von SRAM-FPGAs
> Beispiel Xilinx Artix-7-Serie
> synchrone Schaltungen

3. Grundlegende Konzepte von VHDL
> Entity und Architecture
> Verhaltensbeschreibungen und Prozesse
> Strukturbeschreibungen
> Testbenches
> Vorgehensweise beim Entwurf

4. Objekte, Datentypen und Operatoren
> Deklaration und Verwendung von Objekten
> Datentypen
> mehrwertige Logik
> Arithmetik in VHDL
> Operatoren für Hardware-Datentypen
> Gültigkeitsbereich von Objekten
> Generics

5. Sequentielle und nebenläufige Anweisungen
> IF- und CASE-Verzweigungen
> Schleifen
> unbedingte und bedingte nebenläufige Anweisung
> Schaltwerke
> Schaltwerke und Zähler

6. Simulation von VHDL-Modellen

7. Spezielle Themen
> Synchronisation von asynchronen Signalen
> Initialisierung der Schaltung

8. Übungen: Erstellung und Simulation von VHDL-Modellen

Referent:innen

Prof. Dr.-Ing. Frank Kesel
Hochschule Pforzheim. Verbindet die Theorie zum Entwurf komplexer Integrierter Schaltungen mit praktischer Erfahrung (ASIC Design bei Robert Bosch GmbH, Reutlingen und Philips Semiconductors AG, Zürich). Er ist stellvertretender Sprecher der Multi-Project-Chip-Gruppe der Hochschulen in Baden-Württemberg und einer der Autoren des Buches „Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs – Einführung mit VHDL und SystemC“, Oldenbourg Wissenschaftsverlag, 2009.

Termine & Preise

Extras
Die Teilnahmegebühr beinhaltet ausführliche Seminarunterlagen und bei Teilnahme vor Ort Verpflegung.

Die Teilnehmerzahl ist begrenzt, um den optimalen Lernerfolg zu garantieren.

Kosten
Die Kosten betragen pro Teilnehmer EUR 1.410,00(MwSt.-frei), inklusive aller Extras.

Fördermöglichkeiten
weniger bezahlen – so geht´s