Digitales Hardwaredesign mit VHDL und FPGAs

VHDL-Grundlagen, Entwurf, Simulation, Test, Übungen

In Zusammenarbeit mit dem VDE-Bezirksverein Württemberg e.V. (VDE)

Auf einen Blick

3 Tages-Seminar
20.02.2019 - 22.02.2019
8:45 Uhr
in Ostfildern

Technische Akademie Esslingen
An der Akademie 5
73760 Ostfildern

EUR 1.410,00(MwSt.-frei)

bis zu 50% Zuschuss möglich!

Veranstaltung Nr. 33364.00.022


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Referent:
Prof. Dr.-Ing. F. Kesel
Hochschule Pforzheim

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Beschreibung

Für digitales Hardwaredesign mit FPGAs ist VHDL mittlerweile eine unverzichtbare Programmiersprache. Ihr Einsatz ermöglicht eine erhebliche Verkürzung der Entwicklungszeiten sowie eine „Portierung“ des einmal entwickelten Programmcodes auf beliebige FPGAs/PLDs bis hin zur ASIC-Entwicklung.

Ziel des Seminars

Das Ziel des Seminars ist eine praxisorientierte VHDL-Grundlagenschulung. Sie lernen die wesentlichen VHDL-Konstruktionen kennen, die für die Entwicklung von digitaler, synchroner Hardware benötigt werden. Ferner wird gezeigt, wie Korrektheit und Funktionalität des VHDL-Codes durch Simulationen überprüft werden können. Anhand von vielen praktischen Beispielen lernen Sie auch mögliche Fallstricke kennen, so dass Sie durch das Seminar Ihre Einlernphase für VHDL erheblich verkürzen.

Sie erhalten Qualität
Das Qualitätsmanagementsystem der Technischen Akademie Esslingen
ist nach DIN EN ISO 9001 und AZAV zertifiziert.

Teilnehmerkreis

Hardware- und Software-Designer mit Grundkenntnissen in Digitaltechnik, die mehr über den Einsatz von VHDL in der Entwicklung von digitaler Hardware wissen möchten.

Seminarthemen im Überblick

Mittwoch, 20. bis Freitag, 22. Februar 2019
8.45 bis 12.00 und 13.30 bis 16.45 Uhr

1. Einführung in den Hardwareentwurf mit VHDL
> ASICs und PLDs
> Modellierung von digitalen Schaltungen
> Entwurfsablauf und Entwurfswerkzeuge

2. Grundlegende Konzepte von VHDL
> Entity und Architecture
> Verhaltensbeschreibungen und Prozesse
> Strukturbeschreibungen
> Testbenches
> Vorgehensweise beim Entwurf

3. Objekte, Datentypen und Operatoren
> Deklaration und Verwendung von Objekten
> mehrwertige Logik
> Überladen von Operatoren und Funktionen
> Arithmetik in VHDL
> Operatoren für Hardware-Datentypen
> Gültigkeitsbereich von Objekten

4. Sequentielle und nebenläufige Anweisungen
> IF-Verzweigungen
> CASE-Verzweigungen
> Schleifen
> weitere sequentielle Anweisungen
> unbedingte und bedingte nebenläufige Anweisung
> Schaltwerke
> häufig begangene Fehler in VHDL

5. Simulation, Signal und Variable
> Kompilation und Simulation von VHDL-Beschreibungen
> Modellierung von Verzögerungszeiten
> Variable und Signal

6. Unterprogramme und Packages
> Funktionen, Prozeduren, Packages

7. Weitere Konstruktionen für Strukturbeschreibungen
> Parametrisierung von Komponenten
> iterative und bedingte Instanzierung
> Bindung von Komponenten

8. Übungen: Erstellung und Simulation von VHDL-Modellen

Referenten

Prof. Dr.-Ing. Frank Kesel
Hochschule Pforzheim. Verbindet die Theorie zum Entwurf komplexer Integrierter Schaltungen mit praktischer Erfahrung (ASIC Design bei Robert Bosch GmbH, Reutlingen und Philips Semiconductors AG, Zürich). Er ist stellvertretender Sprecher der Multi-Project-Chip-Gruppe der Hochschulen in Baden-Württemberg und einer der Autoren des Buches „Entwurf von digitalen Schaltungen und Systemen mit HDLs undFPGAs – Einführung mit VHDL und SystemC“, Oldenbourg Wissenschaftsverlag, 2009.

Termine & Preise

Extras
Die Seminarteilnahme beinhaltet Verpflegung und ausführliche Seminarunterlagen.

Die Teilnehmerzahl ist auf 10 Teilnehmer begrenzt, um den optimalen Lernerfolg zu garantieren.

Kosten
Die Kosten betragen pro Teilnehmer EUR 1.410,00(MwSt.-frei), inklusive aller Extras.

Fördermöglichkeiten
Für dieses Seminar stehen Ihnen verschiedene Fördermöglichkeiten zur Verfügung.
Weitere Informationen

Die nächsten Termine

Datum / Uhrzeit Seminartitel Ort Preis
20.02.2019, 8:45 Uhr Digitales Hardwaredesign mit VHDL und FPGAs Ostfildern$$ortdetail$$ EUR 1.410,00

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